Ingénieur FPGA Senior

{"role":"assistant","reasoningcontent":"User wants a reformulated description in French that is catchy, natural, engaging, uses action verbs, emojis, clear sections, keep all important information. Avoid starts with \"Voici\" or \"Bien sûr\". Return only reformulated description. Must not use templated language. Avoid moral superiority phrases, etc. Should still be professional; but the guidelines say we should avoid phrases like \"it's important to\". The output is to be the description only. Might prefer to send the reformulated version as a single chunk.\n\nWe need to reorganise into sections: Title, À propos de 3Brain, Ce que tu feras, Tes responsabilités, Ce qu'on attend, Avantages, Comment postuler.\n\nUse emojis. Use action verbs, e.g., \"conçois\", \"développe\", \"intègre\", etc. Put bullet lists maybe, but keep formatting like in French, maybe using bullet lines.\n\nAvoid starting sentences with \"Voici\" or \"Bien sûr\". Not start with \"Voici\". So maybe \"Poste d'ingénieur FPGA Senior\".\n\nOk.\n\nLet's write:\n\nPoste d'ingénieur FPGA Senior \n\nFais partie d'une équipe qui relie cellules et puces pour révolutionner la recherche biomédicale.\n\nÀ propos de 3Brain \n- Entreprise suïssaire de deep tech, focus sur interfaces cellule électroniques.\n- Soutien aux laboratoires et sociétés pharmaceutiques mondiaux.\n- Siège à Pfäffikon SZ (côte du lac juste hors de Zurich), unité de découverte en Suisse, site de production à Gênes, Italie, et opérations aux États-Unis.\n\nCe que tu feras \n- Concevoir et développer: projets FPGA avec Intel Quartus / Xilinx Vivado.\n- Créer des cœurs IP pour traitement de signal avancé et accélérateurs matériels.\n- Piloter l'acquisition et la transmission de données haute vitesse (LVDS Gbps, USB, Ethernet, PCIe, CameraLink).\n- Intégrer et programmer l’interfaçage matériel (SPI, UART, I²C, etc.).\n- Développer le software embarqué (C/C++, Linux) pour FPGA.\n- Maintenir et faire évoluer la base de code existante.\n\nResponsabilités clés \n- Développer et valider des modules FPGA en HDL (VHDL, Verilog, SystemVerilog) avec des bancs d’essai auto contrôlants.\n- Gérer les contraintes de temporisation avec Synopsys Design Constraints (.sdc).\n- Assurer la conformité aux normes de codage et aux meilleures pratiques.\n- Collaborer avec l’équipe R&D pour transformer les idées scientifiques en solutions matérielles.\n\nExigences principales \n- BSc/MSc en génie électrique ou équivalent.\n- 5 ans d'expérience en développement FPGA & HDL.\n- Maîtrise de Quartus / Vivado.\n- Connaissance des contraintes de temporisation FPGA.\n- Compréhension des systèmes embarqués & des dispositifs sur puce.\n- Anglais courant.\n- Esprit d'initiative et autonomie.\n\nCompétences bonus \n- PhD en génie électrique ou domaine proche.\n- Expérience en gestion de projet / équipes.\n- Maîtrise de VHDL-2008, OSVVM, UVVM, VUnit.\n- Maîtrise de la programmation embarquée C/C++.\n- Connaissance de Linux embarqué et de Python.\n- Antécédents en traitement du signal.\n\nCe qu’on offre \n- Environnement de travail dynamique, axé sur l'innovation.\n- Entreprise en pleine croissance, opportunités de progression personnelle.\n- Défis techniques passionnants.\n- Localisation idyllique à Pfäffikon SZ, village lacustre, proche de Zurich.\n\nComment postuler \nEnvoyez votre CV (anglaise) à: hr(at)3brain(dot)com\nObjet: Senior FPGA Engineer\n\nWe need to ensure no \"Voici\" or \"Bien sûr.\" good. Also avoid moral superiority phrase. Use verbs: concevoir, développer, piloter, etc. Use emojis. No templated sentences. Good. We should be careful not to use \"position\" but we can. We can slip \"Poste d'ingénieur FPGA Senior\". That is fine.\n\nNow output format only description.","toolcalls":[]}